a, Standard cell layouts (derived using the ‘asap7sc7p5t’ standard cell library37), illustrating the importance of CNT correlation: because the length of CNTs (which can be of the order of hundreds of micrometres) is typically much longer compared with the CNFET contacted gate pitch (CGP, for example about 42–54 nm for a 7-nm node37), the number of s-CNTs and m-CNTs inCNFET可能是不相关的或高度相关的，具体取决于CNFET活动区域的相对物理位置38。对于许多CMOS标准细胞库中的亚10-NM节点（例如，参考文献37,39），FET的活动区域高度排列，导致库中CNFET中的M-CNT数量高度相关，从而进一步降低了VTC（因为一个M-CNT会同时影响多个M-CNT）。b – f，生成一种变异感知的CNFET SNM模型，该模型显示了源自ASAP7SC7SC7P5T标准单元格库的D-Flip-Flop（DFF）37。B，用于为每个逻辑阶段提取网络名单的布局。C，示意图：CNFET由逻辑阶段分组（以任意标记为“ D”，“ MH”，“ MH”，“ MS”，“ SH”，“ SS”，“ CLK”，“ CLK”，“ CLKN”，“ CLKB”，“ CLKB”，“ QN”和“ QN”）。D，对于每个提取的NetList，可以有多个VTC：对于每个逻辑阶段输出，如果输出状态（0或1）取决于该输入的状态（给定所有其他输入的状态），则对逻辑阶段输入敏感。例如，对于具有布尔函数的逻辑阶段：y =！（a*b+c），当（a，b）=（0，0），（0，1）或（1，0）时，C会敏感。我们模拟了所有可能的VTC（在所有逻辑阶段输出和敏化输入上），也模拟了M-CNT的敏感性。例如，面板d显示了面板B中逻辑阶段的一个子集，其中带有输出节点为“ MH”（在面板C中标记），并敏化输入“ D”（带有标记的节点（'Clkb'，'clkn'，'clkn'，'ms'，'ms'）=（0，1，0，0，0，0，0，0，0））。虚线表示没有M-CNT的VTC，而实线是M-CNT的示例VTC（包括CNT相关的效果）。在每种情况下， 我们将VOH，VIH，VIL和VOL模拟为每个R区域中M-CNT（MI）数量（M1，...，MR）的仿射函数，并在静态噪声缘（SNM）模型矩阵T中具有校准参数（在面板F中显示）。e，对于面板D中提取的VTC参数的SNM模型矩阵t的示例校准；这些符号是从电路模拟（使用Cadence Spectre）提取的VTC参数，实线是校准模型。F，仿射模型形式。G – J，VLSI设计和分析方法。G，行业实践的物理设计流，可优化CNFET数字VLSI电路的能量和延迟，包括：（1）跨多个VDD的图书馆功率/计时表征（使用Cadence Liberate），并使用从标准单元格式中提取的寄生虫（从ASAP7SC7SC7P5T标准单元格中）提取的寄生虫，并结合CNFET COMPACT COMPACT模型。（2）合成（使用Cadence属），带有后端的（Beol）寄生虫的位置和路由（使用Cadence Innovus）来自ASAP7工艺设计套件（PDK）。（3）电路EDP优化：我们扫描VDD和目标时钟频率（在合成/位置和路由期间）以创建多个物理设计。具有最佳EDP的一种用于比较设计选项（例如，梦想与基线）。H，示例电路模块中逻辑门的子集，显示电路级别CNT相关的影响（例如，CNFET的M-CNT计数P3,1和P5,1都等于M1 + M2 + M3）40。i，对于电路M-CNT计数的单个样本，SNM在所有连接的逻辑阶段对上的分布。每个试验的最小SNM都限制了满足电路中所有噪声边缘约束（PNM）的概率。J，最小SNM超过10,000个蒙特卡洛试验的累积分布，显示了多个目标PS值，其中PS是给定CNT是半导体CNT的概率。这些结果用于找到目标SNM要求（SNMR）的PNM与PS， 其中PNM是满足所有逻辑阶段对的SNM要求的试验部分。我们注意到，可以根据逻辑门的数量来调整PNMS以调整各种电路尺寸。K，CNFET紧凑型模型参数（例如，7 nm节点）。