这项工作的主要目的是演示基于铸造的模型。因此，两种6502芯片的制造都被外包给了务实和务实的铸造厂。务实具有200毫米的晶圆方法，其中在加工过程中将薄柔性聚酰亚胺层应用于玻璃载体。LTPS芯片已由Foundry Interface Panelsemi外包，并在Gen3.5板上生产。补充表1中详细介绍了有关这两种选项的更多详细信息。IGZO技术具有两个额外的路由层可实现，可实现过高的路由，而LTPS限制了一种额外的金属。先前的工作中提供了有关IGZO晶体管的更多过程信息9。两种技术的晶体管转移特性在补充图2中显示。

　　PDK是设计与制造之间的接口。PDK由验证设计的各种文件组成，例如布局与示意图（LVS）或设计规则检查（DRC）。此外，在设计和仿真阶段使用了描述设备的模型。TFT技术的PDK仍处于起步阶段。尽管如此，务实提供了带有设备型号DRC和LVS的PDK。由于该模型是Panelsemi和显示字段的新模型，因此我们已经意识到了LTPS技术的第一代PDK。首先，我们从补充图2中所示的晶体管测量值创建了一个简单的Verilog-A模型，以启用电路模拟。文献32,33,34,35,36中讨论了几种基于TFT的TFT模型。其次，根据Panelsemi提供的设计规则，我们创建了一个基本的DRC和LVS甲板来验证我们的布局。

　　我们已经为IGZO和LTPS技术建立了半定量数字设计流。图3中显示了已实现的设计流的简化图。已选择由560个单元格（CMOS.lib）组成的SI CMOS标准单元格库作为重新设计和优化IGZO和LTPS技术选择这些单元的起点。我们的最终库文件包含23个用于Igzo pcmos.lib的单元格和38个LTPS cmos.lib的单元格，在消除了最终设计中不关键或未使用的单元格之后。将来，可以通过增加数量的单元格进一步优化该库。这些.lib文件包含有关每个标准单元的详细信息，以功耗，速度性能和区域。Flex6502.v是基于MOS 6502 MicroProcessor37的开源版本的顶级Verilog文件。最后，在合成以及标准单元位置和路线后，可以使用微处理器的顶级布局。

　　为了验证灵活的6502微处理器，我们设计了一个测量设置，该设置由三个主要部分组成：48针探头卡，电压电平转换器和具有UART连接的Artix-7 FPGA板。探针卡的销钉降落在正在测试的设计垫上（DUT），该固定在晶圆上保存在晶圆上，而不会从玻璃中划分柔性基板。DUT（VDD和VBIAS）的电源，级别变速器和FPGA都连接到通过主板的单独源测量单元连接，以便实时测量IDD和IBIAS值，并通过GPIB电缆将其保存到控制的个人计算机中。

　　6502芯片的每个输入和输出信号都伴随着反转级别的换档器。这本质上是一种电阻 - 载体MOSFET（金属氧化物 - 氧化物 - 磁导体场效应晶体管）逆变器，其操作放大器缓冲液位于DUT和FPGA侧。电位变速器的电源电压等于DUT的VDD，但与单独的电源相连，以准确地提取单个6502芯片的功耗。当级别变速器颠倒数字信号时，在FPGA侧进行了另一个输入和输出的反转。

　　FPGA内提供了6502微处理器的外部组件，包括64 kb内存，时钟信号生成器和与计算机的UART通信接口。这可以控制芯片的运行速度，并促进数据的实时读写操作。我们使用“算术操作”，“负载”，“商店”，“分支”等关键说明开发了一种用于组装语言的测试程序。随后将该组件编译成Opcodes，并将其上传到FPGA的块RAM中。为了验证测试程序是否正确执行，我们使用了FPGA的可用引脚（比较位），以便在6502的地址和数据总线具有仅在程序成功运行的情况下才能实现的预编码值时将其切换到Logic-1。补充图4。演示了该程序的示波器捕获的波形，该波形计算了9的平方根。后来，为了证明完整的功能，我们在微处理器上运行了流行蛇游戏的装配代码，并在实时播放了它并在实时播放。